人们越来越意识到热效应（尤其是 3D 结构中的热串扰）的重要性，这影响了设计团队在此过程中的工作方式，打破了专业之间的壁垒。“热问题一直是一个问题，”Larsen 说。“以前，你把它丢给专家，他会回来说，‘我们有一个热问题，你需要限制芯片。’但现在，我们在设计过程中更早地引入了这些多物理效应的模拟，比 10 年前更早。”

西门子 EDA研发总监 Kai-Yuan (Kevin) Chao对此表示赞同。“物理设计中的热规划至关重要，因为大多数高性能 CPU 都具有加速和功率节流功能，以管理硬限晶体管结温，从而确保芯片可靠性。简而言之，使用平面图进行最坏情况下的功率瓦特热模拟的固定状态，其意义不如在多个细分市场中模拟目标应用工作负载的意义，这些工作负载在不同内核和内存上运行，在该产品的冷却使用下以各种组合运行。”

减少热传感器之间的节流裕度对于测量最关键工作负载引起的热点非常重要。这决定了不同处理元件之间的距离，以及/或者如何划分和优先处理各种操作。

Chao 指出：“由于电压/频率上下限的持续时间会影响性能和计算吞吐量，因此还需要瞬态热功率斜坡建模和内部模拟调整温度敏感参数（如泄漏）。” “集成稳压器电感器和用于封装设计和冷却设计系统的走线也需要来自芯片设计的早期功率和热图，以协调组装和产品发布。因此，从 RTL 前架构阶段到最终的流片前布局阶段，物理平面图（包括 I/O）和一致的功率瓦特收敛也很重要。”

甚至在设计师深入研究复杂的多物理场之前，布局规划就可以提示哪里可能存在热问题。Arteris 产品管理和营销副总裁 Andy Nightingale 表示：“一旦我们在屏幕上看到布局视图并开始进行 NoC 设计，我们就可以看到哪里存在拥塞点。这些高密度连接可以被视为设计中的热点。”

所有这些都凸显了为什么 EDA 公司鼓励用户向左移动。Patwardhan 说：“如果你在进行信号完整性感知布线，你必须在流程早期进行建模。你的模型有多好将决定你在设计阶段结束时的准确性有多好。我们必须在流程的早期阶段进行一些额外的签核检查或热分析检查，以及信号和电源完整性分析。因此，如果我们谈论的是单元级别的多芯片布局，无论它们是 2.5D 配置，还是堆叠芯片配置，许多系统级签核检查都必须在实施流程的早期进行建模。

我们必须想出新的抽象方法，一些新的方法让布局环境处理多个对象，一次优化更多参数，并做得足够好，以便在有工程变更单 (ECO) 时不必重新打开每个设计。从运行时间的角度或设计方法的角度来看，过早地将所有东西都纳入进来并不实际，但我们可以在早期做足够多的工作，以确保减少第一次通过后的迭代。”

大家一致认为 EDA 已经是 AI 的一种，因为它一直是人类设计师基于算法的辅助工具。不过，工具仍在不断发展。EDA 供应商现在正在考虑扩展，例如为工具提供生成式 AI 副驾驶，以及更多地整合多物理模拟，同时开发专门用于处理多芯片和多维结构的设计引擎。

希望人工智能能将预测智能带入传统的布局布线。“我们已经擅长将先进算法集成到 NoC 设计中，以实现各种优化，”Nightingale 说道。“下一步发展是基于历史数据（甚至可能是实时分析）预测和优化平面规划和布局布线结果。我们与生态系统合作伙伴之间也需要进行跨领域的密切合作，以尽更多努力使设计保持在给定的约束范围内。”

学术界也在提供帮助。麻省理工学院刚刚宣布了一种新的基于人工智能的方法，称为虚拟节点图神经网络 (VGNN)，使用虚拟节点来表示声子，以加快对材料热性能的预测。该论文的作者声称，仅在个人计算机上运行 VGNN 就能在几秒钟内计算出几千种材料的声子色散关系。

当今的芯片、系统和封装设计人员面临着更多的技术多样性和系统协同优化要求。“基板更大、更复杂，包括中介层和埋入基板的硅桥，它们需要 EDA 路由器处理不同层次材料之间快速增长的线路连接，并采用特定的设计规则和高速电气和热机械约束来提高生产率，”西门子的 Chao 表示。“此外，特殊的布线要求需要 EDA 创新，例如基板电容器和光学元件。

细间距混合键合使单时钟周期互连能够在垂直跨芯片 3D 规划中进行单元级时序和 I/O 布局。尽管如此，增加封装中芯片中的晶体管需要更高效的电力传输和散热。例如，台积电在其未来的 HPC/AI 3D-IC 配置中添加了 IVR。包括液体冷却在内的集成散热器解决方案在 NVIDIA 的新产品中得到了共同优化。”

功率和散热是日益严峻的挑战。“除了为满足 2nm 以下热设计需求而引入的背面供电网络外，如果产品设计中包含集成封装/系统液体冷却，热感知布局和布局规划要求（例如多芯片模块微通道冷却协同设计）可能会重新出现，”Chao 继续说道。“在由多个利益相关者共同开发的过程中，多物理感知的早期物理设计将非常有益，因为在验证后的后期芯片组装阶段修复不可行的假设可能会非常昂贵。”

在优化 3D-IC 设计流程之前，还有很长的路要走。“我们现在才刚刚开始这段旅程，”Cadence 的 Patwardhan 说道。“我们开发了一些相当不错的算法，可以同时进行 3D 布局、3D 平面规划、热感知 3D 平面规划和布局。但是现在设计界和 EDA 界的每个人都非常保守，为堆叠芯片设计留出了额外的余地，因为我们正处于流程开发和早期测试芯片的阶段。在很短的时间内，我们将能够从我们的学习中产生优化的流程，就像我们在 finFET 和 GAA 型晶体管时代快速发展一样。现在，堆叠芯片只是增加了一个维度的额外挑战。我们很快就能为复杂的 3D-IC 设计快速提出优化且完全自动化的 3D 布局和布线流程，这只是时间问题。”